Circuits integrats tridimensionals basats en TSV

L’objectiu principal de la tecnologia de circuits integrats en 3D és passar pel límit físic de 2D mitjançant l’apilament verticalment xips i, alhora

Per aconseguir-ho, el procés ha de centrar-se en l’optimització de la tecnologia (TSV) a través de la tecnologia (TSV), incloent l’ús de matrius TSV de dimoniet petit per minimitzar l’àrea de xip i augmentar l’ample de banda de transmissió de dades, alhora que la reducció de l’alçada TSV i la capacitança paràsica per satisfer les necessitats de disminució d’alta velocitat i dispositius de poca potència . Estabilitat termodinàmica i elèctrica i assegureu-vos la compatibilitat del procés integrat tridimensional als processos frontals i posteriors (Feol/beol) per reduir les alteracions del procés .

El procés de fabricació de coure típic de coure (CU) cobreix el gravat de forat, la deposició de la capa d’aïllament, la capa d’adhesió i la deposició de la capa de barrera de difusió, la preparació de la capa de llavors i els materials de coure plens d’electricitat, i després necessita combinar l’aprimament de la gerro de silici, l’alineació d’alta precisió i la tecnologia d’enllaç a la interconnexió de multi-capes de multi-cap. L’enllaç a nivell d’hòsties, el cribratge de xip (KGD) conegut i les estratègies d’apilament heterogènies requereixen un procés que equilibri el rendiment, el rendiment i el cost per promoure l’evolució de la tecnologia d’integració 3D a aplicacions a gran escala .}

Aquest article introdueix principalment el coneixement rellevant dels circuits integrats 3D basats en TSV, que es descriuen de la manera següent:

TSV Classificació de seqüències i característiques del procés

Mètode d'apilament de circuits integrats tridimensionals

Enllaç de circuit integrat tridimensional

TSV Classificació de seqüències i característiques del procés

Segons la posició de TSV (a través de Silicon via) en el procés de circuit integrat, la seva seqüència de fabricació es pot dividir en tres categories: via primer, via mitjana i via Última . Les diferències bàsiques i els punts tècnics clau dels tres tipus de processos:

1. via primer

Seqüència de procés: TSV es fabrica abans que el procés frontal CMOS (FEOL), és a dir, el gravat TSV, la deposició de la capa d’aïllament i el farcit de material conductiu (com el polisilicó o el tungstè) es completen en una hòstia de silici en blanc i, a continuació, transistors i capes d’interconnexió es fabriquen .}

Característiques bàsiques: Selecció de material: ha de suportar temperatures altes per sobre dels 1000 graus (com el polisilicó, el tungstè) per evitar danys a l'estructura TSV en el procés CMOS posterior .

Connexió: el TSV està interconnectat amb la primera capa de metall (M1) mitjançant un endoll de tungstè i la capa contigua de TSV no es pot enllaçar directament, de manera que ha de ser transitada per una capa d'interconnexió plana .

Avantatges: procés simplificat (sense necessitat de barrera de difusió/capa de llavors), bona concordança tèrmica (Polysilicon CTE és a prop del silici), el suport per a la proporció d’aspecte elevada TSV (per sobre de 20: 1) .

Limitacions: Alta resistència (Polysilicon/Tungsten La resistència és molt superior al coure), diàmetre TSV gran (1 ~ 5μm), flexibilitat limitada .

2. via migElaborar

Seqüència de procés: TSV es fabrica un cop finalitzat el procés frontal CMOS (FEOL) i es completa el procés de fons (BEOL), és a dir, el TSV s’insereix després que es fabrica el transistor i s’insereix el TSV abans de la interconnexió de diverses capes .

Característiques clau:

Selecció del material: es prefereix el farcit de coure (CU), amb propietats elèctriques excel·lents (baixa resistència, baixa capacitança paràsit), però es necessita una capa de barrera de difusió complexa per evitar la contaminació de coure .

Connexió: el TSV està directament interconnectat amb la capa M1, que proporciona una alta flexibilitat de disseny, però requereix un procés CMP optimitzat (alta selectivitat per eliminar el coure sense danyar el connector de tungstè) .

Avantatges: compatible amb el procés CMOS estàndard, la relació d’aspecte TSV és uniforme, admet connexions metàl·liques d’alta capa (com MN) i és adequada per a requisits d’alt rendiment .

Limitacions: El coeficient d’expansió tèrmica (CTE) del coure és molt diferent del del silici, que és fàcil de provocar tensió tèrmica . TSV El gravat necessita evitar la capa metàl·lica i hi ha moltes restriccions de disseny .

3. via l'últimElaborar

Seqüència de procés: TSV es fabrica després de la finalització del post-procés CMOS (BEOL), que es divideix en dues subcategories: pre-enllaç i post-enquadernació:

Enllaçar les vies frontals i posteriors: un cop finalitzat el beol, el TSV es fabrica, i el xip està unit i baixat .

Post-Bonding via vias: les hòsties primes s’enllacen abans que les TSV es fabriquin i s’aconsegueixin connexions entre elèctriques mitjançant l’enllaç d’electroplicació o de premsa calenta .

Característiques clau:

Selecció del material: el coure és el material de farciment principal, que admet un enllaç directe TSV (com ara un enllaç de premsat en calent Cu-Cu) i té una resistència de connexió alta .

Connexió: TSVS es pot connectar directament a les capes (e . g ., mn a mn), però cal resoldre els reptes de gravat de la capa dielèctrica (e . g ., ampliació lateral de materials de baixa K) .

Avantatges: TSV és flexible en la ubicació, admet l’apilament de xip heterogeni i és adequat per a la integració d’alta densitat .

Limitacions: el procés de gravat és complex (cal penetrar en diverses capes de dielèctric/silici), i el CMP ha de ser compatible amb la capa metàl·lica final, que és costosa .

4. Bases de comparació i selecció de processos

Prioritat de rendiment: el forat mitjà (TSV de coure) és adequat per a escenaris d’alta velocitat i de baixa potència; Primer a través de via (Polysilicon/Tungsten) és adequat per a la compatibilitat del procés d'alta temperatura .

Sensible als costos: el procés de forat pot ser prefabricat pels fabricants d’hòsties per reduir els costos d’envasament . La part posterior a través del forat ha de ser gravat complexament i el cost és elevat .

Flexibilitat del disseny: el Mid-VIA suporta connexions metàl·liques altes i les vies posteriors permeten unió directa a través de capes, mentre que els primers vias es limiten a una posició fixa .

Fiabilitat: La tensió tèrmica del primer forat a través de la primera a través és baixa, el problema de difusió del coure s’ha de resoldre al centre a través del forat, i el segon a través del forat necessita optimitzar els danys de gravat de la capa dielèctrica . Els tres tipus de processos tenen els seus propis avantatges i desavantatges i han de ser seleccionats de forma integral segons les necessitats del producte .}}}}}}}}}}}}}}}}}}}}}

Enllaç de circuit integrat tridimensional

En els circuits integrats 3D, el mètode d’apilament de l’enllaç de xip a xip afecta directament la densitat d’interconnexió, el rendiment de la dissipació de calor i la complexitat del procés, i es divideix principalment en dos modes: front-a-frontal (F2F) i frontal a si (F2B) .

1. pila frontal a cara (f2f)

Característiques estructurals: el xip superior es vola cap avall i la part frontal del xip inferior està directament unit i la capa de dispositiu es col·loca l’un de l’altre .

Interconnexions d’alta densitat: A més dels TSVs, els xips superiors i inferiors es poden enllaçar directament mitjançant cops metàl·lics, permetent que el nombre d’interconnexions superi els límits de TSV, simplificant el procés i millorant la fiabilitat .

Flexibilitat del procés: la matriu superior es pot enllaçar abans de baixar sense necessitat de suport de disc secundari .

Limitacions principals:

Reptes tèrmics: el dispositiu té una petita capa d’espai i una densitat de calor elevada després de la integració, de manera que s’ha de reforçar el disseny de la dissipació de calor .

Expansió limitada de diverses capes: si la pila supera les dues capes, el xip superior ha de ser convertit en mode F2B i la interconnexió de cops de metall no es pot utilitzar contínuament .

2. pila frontal a enrere (f2b)

Característiques estructurals: el xip superior es manté cap amunt i el xip inferior s’enllaça per la part posterior i les capes del dispositiu estan disposades de forma seqüencial .

Beneficis del nucli: Optimització de drenatge de calor: el substrat de silici es troba entre dues capes de dispositiu per millorar la dissipació de calor .

Compatibilitat de diverses capes: el flux de procés es pot ampliar repetidament i és naturalment adequat per apilar xips amb tres o més capes .

Limitacions principals: Complexitat del procés: el xip superior s’ha d’aprimar amb antelació i cal ajudar el disc per evitar la flexió i la deformació . La interconnexió es basa en TSV: la interconnexió interlayer està completament determinada pel nombre de TSVs, i és difícil assolir la densitat d’interconnexió del nivell de bol

3. Base de selecció del mètode d'apilament

Fin primer de dues capes F2F: maximitzeu l’ús d’interconnexions de bomba metàl·lica, reduïu els costos i agilitzeu els processos .

F2B obligatori per a tres capes i superior: assegura l'escalabilitat del procés, però es pot combinar amb els modes híbrid

Requisits funcionals-impulsats: les aplicacions específiques (e . g ., sensors, integració optoelectrònica) poden requerir una orientació fixa i cal seleccionar el mètode d'apilament segons el disseny funcional .

F2F destaca a la densitat d’interconnexió i la simplicitat del procés, fent-lo adequat per a l’apilament de dues capes; F2B domina les integracions complexes mitjançant l’optimització tèrmica i la compatibilitat de diverses capes, que es poden combinar de manera flexible per equilibrar el rendiment i el cost .

Enllaç de circuit integrat tridimensional

En la fabricació de circuits integrats 3D, l’elecció del mètode d’enllaç afecta directament el rendiment, el cost i l’eficiència del procés, que es divideixen principalment en tres modes: xip a xip (D2D), xip-to-wafer (D2W) i hòstia a la wafer (w2w) .

Enllaç de xip a xip (D2D)

Funcions bàsiques: un sol xip s'uneix directament a un sol xip .

Avantatge:

Optimització del rendiment: es poden rebutjar els xips fallits abans de l’enllaç, per tal d’evitar xips de baix rendiment que afectin el rendiment global .

Alta flexibilitat: adaptar-se a l’apilament de xips de diferents mides per reduir el malbaratament de xips de mida petita .

Limitacions:

Baixa eficiència: unió de xip per xip que consumeix temps, precisió de l’alineació limitada (normalment 5 ~ 10μm) . sensible al cost: adequat per a lots petits o xips de gran valor, és insuficient .}

Enllaç de xip a chip a wafer (D2W)

Funcions bàsiques: un sol xip està unit a una hòstia completa .

Avantatge:

Eficiència millorada: els xips s’enllacen repetidament després de la fixació de l’hòstia, reduint el temps de càrrega .

Control de rendiment: tant les hòsties com els xips es poden provar prèviament, saltant les àrees de fallada per reduir els costos .

Limitacions:

Risc d’estrès tèrmic: els xips i els xips enllaçats han de patir diversos processos d’alta temperatura, que desafien la fiabilitat .

Procés complex: Control precís del coeficient d’expansió tèrmica (CTE) entre el xip i l’hòstia és necessari .

3. Enllaç Wafer-to-Wafer (W2W)

Funcions bàsiques: Enllaç únic de les hòsties completes i les hòsties completes . avantatges:

Eficiència més alta: unió completa de les hòsties en una sola alineació, adequada per a la producció massiva .

Menys procés tèrmic: només cal un procés d’alta temperatura i el risc d’estrès tèrmic és baix .

Limitacions:

Risc de rendiment: El fet de fallar els xips fallits pre-rejectes comportarà un augment dels costos generals a causa del baix rendiment d'una sola capa .

Límit de mida: la mida dels discos superior i inferior és necessari que es coincideixi estrictament, en cas contrari es malgastarà la zona .

4. Estratègia de selecció del mètode d'enllaç

Escenaris d’aplicació D2D: El rendiment de xips apilats fluctua molt, la diferència de mida és significativa o es requereix una producció personalitzada de baix volum .

Elecció equilibrada D2W: Eficiència equilibrada i control de rendiment, adequat per a la producció a escala mitjana i escenaris amb estrictes requisits de gestió tèrmica .

Prioritat de l'eficiència W2W: només s'utilitza quan la mida de l'hòstia es coincideix i el rendiment és molt alt (E . G ., més gran que o igual al 99%), que es troba habitualment a les piles de xip homogènies (e . g ., cubs de memòria) .}

L’elecció del mètode d’enllaç s’ha de basar en el cost, el rendiment, l’estabilitat tèrmica i la compatibilitat dimensional . en xips de mida petita o escenaris de gran rendiment, W2W pot reduir significativament els costos .} en integració heterogeni complexa o escenaris sensibles al rendiment, la flexibilitat de D2D o D2W és encara més crítica .}}}}}}}}}}}}